MOS ICs & Technology Pro

MOS ICs & Technology App für Kurs, Vortrag, Notizen & Bücher für Studenten.

Hinweise zu MOS-ICs und -Technologie (integrierte Schaltung) für einfaches Lernen und schnelles Lernen. Diese App ist eigentlich ein Handbuch, das alle Themen des Themas abdeckt. Sie können diese App als eine Notiz betrachten, mit der sich Professoren in einem Klassenzimmer führen.

Sie können sehr leicht Ihre Prüfungen und Interviews bestehen und erfolgreich bestehen, wenn Sie diese App in Ihrem Mobiltelefon haben und für einige Tage eine Übersicht geben.

Es behandelt 114 Themen der MOS-ICs und -Technologie im Detail. Diese 114 Themen sind in 8 Einheiten unterteilt

Einige der in dieser Anwendung behandelten Themen sind:

1. Moores Gesetz

2. Vergleich der verfügbaren Technologien

3. Grundlegende MOS-Transistoren

4. Transistor-Aktion des Verstärkungsmodus:

5. NMOS-Fertigung:

6. CMOS-Herstellung - P-WELL-PROZESS

7. CMOS-Fertigung-N-WELL-PROZESS:

8. CMOS-Fertigung - Twin-Tub-Verfahren

9. Bi-CMOS-Technologie: - (Bipolar-CMOS):

10. Herstellung von E-Strahl-Masken

11. Einführung in den MOS-Transistor

12. Beziehung zwischen Vgs und Ids, für einen festen Vds

13. MOS-Gleichungen (Basisgleichungen):

14. Effekte zweiter Ordnung

15. CMOS INVETER-EIGENSCHAFTEN

16. DC-Eigenschaften des Wechselrichters

17. Grafische Ableitung der DC-Eigenschaften des Wechselrichters

18. Geräuschmarge

19. MOS-Wechselrichter mit statischer Last

20. Getriebetore

21. Tristate-Wechselrichter

22. Stickdiagramme-Kodierungen für den NMOS-Prozess

23. Kodierungen für den CMOS-Prozess

24. Kodierung für BJT und MOSFETs

25. NMOS- und CMOS-Designstil

26. Designregeln - MOS ICs & Technologie

27. Via

28. CMOS-Lambda-basierte Entwurfsregeln

29. Orbit 2um CMOS-Prozess

30. Widerstandsschätzung.

31. Schichtwiderstand von MOS-Transistoren

32. Kapazitätsschätzung

33. Verzögerung

34. Inverter-Verzögerungen

35. Formale Schätzung der Verspätung

36. Große kapazitive Last fahren

37. Optimalwert von f

38. Superpuffer

39. Bicmos-Treiber

40. Fortpflanzungsverzögerung

41. Andere Kapazitätsquellen

42. Wahl der Schichten

43. Skalierung von mos-Geräten

44. Grundlegende physische Gestaltung eine Übersicht

45. Grundlegende physische Gestaltung eine Übersicht

46. ​​Schematische Darstellung und Anordnung der grundlegenden Tore - Inverter Gate

47. Schema und Layout der grundlegenden Tore-NAND und NOR-Tor

48. Übertragungsgatter

49. CMOS-Standardzellendesign

50. Layoutoptimierung für die Leistung

51. Allgemeine Layoutrichtlinien

52. BICMOS-Logik

53. Pseudo-nmos-Logik

54. Andere Variationen der Pseudo-nmos-Multi-Drain-Logik und der Ganged-Logik

55. Andere Variationen der Pseudo-nmos-dynamischen cmos-Logik

56. Andere Variationen von Pseudo-nmos-CLOCKED CMOS LOGIC (C2MOS)

57. CMOS-Domino-Logik

58. Kaskadierte Spannungsschalterlogik

59. Durchlasse die Transistorlogik

60. CMOS-Technologie-Logikschaltungsstrukturen

61. Skalierung von MOS-Schaltungen

62. Skalierung der Technologie

63. Internationale Technologie-Roadmap für Halbleiter (ITRS)

64. Skalierungsmodelle und Skalierungsfaktoren für Geräteparameter

65. Auswirkungen der Skalierung

66. Verbindungsweine

67. Erreichbarer Radius

68. Dynamische und statische Kraft

69. Produktivität und physikalische Grenzen

70. Grenzen der Skalierung

71. Substratdotierung

72. Verarmungsbreite

73. Grenzen der Miniaturisierung

74. Grenzen der Verbindung und des Kontaktwiderstandes

75. Grenzen aufgrund von Schwellströmen

76. Grenzen aufgrund von Schwellströmen

77. System

78. VLSI-Designfluss

79. 3 Strukturierter Designansatz

80. Regelmäßigkeit

81. MOSFET als Schalter

82. Parallel- und Serienschaltung von Schaltern

83. CMOS INVERTER

84. NAND-Gate-Design

85. NOR-Gate-Design

86. CMOS-Eigenschaften

87. Komplexe Tore

88. Komplexe Tore AOI

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